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    本發明的目的在於提供一種在從待命狀態回復之後，輸入到電壓控制振盪器的電壓信號在短時間內變成為恆定且降低了耗電量的鎖相迴路。在電壓控制振盪器的輸入端子與構成迴路濾波器的電容器之間設置電晶體，該電晶體包括使用氧化物半導體材料所形成的半導體層。當處於正常操作狀態時使該電晶體變成為開通狀態，而當處於待命狀態時使該電晶體變成為關斷狀態。
    公开号:TW201315157A
    申请号:TW101117215
    申请日:2012-05-15
    公开日:2013-04-01
    发明作者:Kazunori Watanabe
    申请人:Semiconductor Energy Lab；
    IPC主号:H03L7-00
    专利说明:
    鎖相迴路及使用此鎖相迴路之半導體裝置
    本發明係關於一種鎖相迴路。此外，本發明係關於一種使用該鎖相迴路的半導體裝置。
    鎖相迴路(PLL)具有如下功能：產生與從外部輸入的週期信號同步的週期信號；產生對從外部輸入的週期信號具有N倍(N是自然數)的週期的週期信號；或者當類似於週期信號的資料信號被輸入時，產生穩定的週期信號。
    在下述專利文獻1等中描述鎖相迴路的基本結構。
    [專利文獻1]日本專利申請案公告第H10-065525號公報
    做為鎖相迴路的結構，例如，如圖3所示，鎖相迴路100包括：相位頻率檢測器102(PFD)；充電泵104(CP)；迴路濾波器106(LPF)；電壓控制振盪器108(VCO)：以及分頻器110。此外，迴路濾波器106具備電容器122。
    對相位頻率檢測器102輸入兩種週期信號，即：從外部輸入的週期信號、使用分頻器110而對從電壓控制振盪器108輸出的信號進行分頻的週期信號，而後輸出根據兩個週期信號的相位差所決定的信號(以下，有時被稱為相位差信號)。
    藉由充電泵104及迴路濾波器106將從相位頻率檢測器102輸出的相位差信號轉換為電壓信號。然後，將該電壓信號輸入到電壓控制振盪器108。
    基於從迴路濾波器106輸入的電壓信號，電壓控制振盪器108將週期信號輸出到分頻器110及外部，再次從分頻器110將週期信號輸入到相位頻率檢測器102。
    鎖相迴路100整體是回饋控制系統，連續進行上述操作，當從外部對相位頻率檢測器102輸入的週期信號與從分頻器110對相位頻率檢測器102輸入的週期信號之間的相位差變成為零時，鎖相迴路100被鎖定。換言之，對電壓控制振盪器108輸入的電壓信號變成為恆定(以下，有時也被稱為穩定電壓)，而從電壓控制振盪器108輸出的週期信號的週期(頻率)變成為恆定。
    此外，當將從相位頻率檢測器102輸出的相位差信號轉換為輸入到電壓控制振盪器108的電壓信號時，電壓信號的穩定性和反應特性大大地依賴於充電泵104及迴路濾波器106。而且，在電壓信號的穩定性與反應特性之間存在有權衡關係。
    在圖2A和圖2B中記載回饋控制系統的穩定性與反應特性之間的關係的概念。圖2A是“雖然反應特性不好但穩定性好”的情況的一個例子，亦即，雖然電壓信號的變化慢，但直到使電壓信號穩定為止的時間(以下，有時也被稱為穩定化時間。相當於圖2A的穩定化時間A)短。針對於此，圖2B是“雖然反應特性好但穩定性不好”的情況的一個例子，亦即，雖然電壓信號的變化快，但由於變化過快所以電壓信號振盪，穩定化時間(相當於圖2B的穩定化時間B)長。
    雖然在鎖相迴路中同時實現如圖2A所示那樣的“高穩定性”和如圖2B所示那樣的“高反應性”是理想的，但是如上所述那樣由於電壓信號的穩定性與反應特性之間存在有權衡關係，所以在任何鎖相迴路中都需要穩定化時間。
    注意，上述所記載的“電壓信號穩定”是指除了電壓信號變成為完全的恆定以外，還包括在用來使各個裝置操作的允許範圍內的狀態電壓信號變動。
    另一方面，習知的積體電路在很多情況下具備待命功能(電力關閉功能)，該待命功能藉由鎖相迴路的操作都停止，可以大幅度地抑制耗電量。但是，由於當使鎖相迴路變成為待命狀態時充電泵和電壓控制振盪器的操作也停止，所以儲存在迴路濾波器的電容器中的電位(電荷)會消失。由此，具有如下問題，亦即：由於在從待命狀態回復之後，需要使用充電泵和迴路濾波器將輸入到電壓控制振盪器的電壓信號再次回到穩定電壓的操作，所以在該操作中花費時間。此外，在使電壓信號回到恆定狀態期間會浪費電力。
    本發明是鑒於上述問題而被提出的。從而，本發明的目的在於提供一種在從待命狀態回復之後，輸入到電壓控制振盪器的電壓信號在短時間內變成為恆定且降低了耗電量的鎖相迴路。
    為了解決上述問題，在本發明中，在鎖相迴路中的電壓控制振盪器的輸入端子與構成迴路濾波器的電容器之間將包含氧化物半導體材料的電晶體(以下，有時也被稱為OS(氧化物半導體)電晶體)設置在半導體層中(至少在通道形成區中)，在鎖相迴路處於正常操作狀態時使OS電晶體變成為關斷狀態，而在鎖相迴路處於待命狀態時使OS電晶體變成為關斷狀態。
    由於可以使OS電晶體的關斷狀態電流足夠小，所以當使OS電晶體變成為關斷狀態時，可以在長時間保持儲存在電容器中的電位(電荷)。
    由此，在鎖相迴路被鎖定的狀態(換言之，輸入到電壓控制振盪器的電壓信號變成為恆定，而從電壓控制振盪器輸出的週期信號的週期變成為恆定的狀態)下使鎖相迴路變成為待命狀態，即使使充電泵或電壓控制振盪器的操作停止，也可在電容器中儲存對應於鎖相迴路被鎖定的狀態的電位(電荷)。
    由此，由於當使鎖相迴路從待命狀態回復時，將儲存在電容器中的電位(電荷)迅速輸入到電壓控制振盪器，所以鎖相迴路在短時間內變成為被鎖定的狀態。
    換言之，本發明的一個實施例是一種鎖相迴路，包括：具有電晶體及電容器的迴路濾波器，其中，電晶體的半導體層包含氧化物半導體材料，鎖相迴路被組構成變為待命狀態於電晶體被關斷之後，並且，鎖相迴路被組構成從待命狀態回復於電晶體被開通之後。
    此外，在上述鎖相迴路中，作為半導體層可以使用包含選自In、Ga、Sn和Zn中的其中一種以上的元素的層。
    此外，本發明的一個實施例是一種鎖相迴路，包括：第一週期信號及第二週期信號被輸入，輸出對應於第一週期信號與第二週期信號之間的相位差的第三週期信號的相位頻率檢測器；第三週期信號被輸入，輸出對應於第三週期信號的第一類比信號的充電泵；第一類比信號被輸入，輸出使第一類比信號平滑化的第二類比信號的迴路濾波器；第二類比信號被輸入，輸出對應於第二類比信號的第四週期信號的電壓控制振盪器；以及第四週期信號被輸入，輸出對第四信號進行分頻的第一週期信號的分頻器，其中，迴路濾波器具有電晶體及電容器，電晶體的半導體層包含氧化物半導體材料，電晶體的源極電極和汲極電極中的一者與充電泵及電壓控制振盪器電連接，且電晶體的源極電極和汲極電極中的另一者與電容器電連接，鎖相迴路被組構成變為待命狀態於電晶體被關斷之後，並且，鎖相迴路被組構成從待命狀態回復於電晶體被開通之後。
    此外，在上述鎖相迴路中，作為半導體層可以使用包含選自In、Ga、Sn和Zn中的其中一種以上的元素的層。
    本發明的一個實施例可以提供在從待命狀態回復之後於短時間內能夠被鎖定且降低了耗電量的鎖相迴路。
    此外，在本說明書中，關斷狀態電流是指作廣義解釋當電晶體處於關斷狀態時流過的汲極電流。
    此外，電晶體的關斷狀態是指在n通道電晶體中閘極電壓低於臨界電壓的狀態，而在p通道電晶體中閘極電壓高於臨界電壓的狀態。
    此外，汲極電流是指電晶體的源極電極與汲極電極之間的電流，而閘極電壓是指以源極電位為基準時的源極電位與閘極電位之間的電位差。
    下面，參照圖式而對所揭示之發明的實施例的一個例子來進行說明。但是，本發明不侷限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其模式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。
    另外，圖式等所示的各結構的位置、大小、範圍等為了容易理解而有時不表示實際上的位置、大小、範圍等。因此，所揭示之發明不一定侷限於圖式等所揭示之位置、大小、範圍等。 實施例1
    在本實施例中，參照圖1而對有關本發明的一個實施例的鎖相迴路300的方塊圖的一個例子進行說明，並著眼於在本發明中發揮特殊效果的迴路濾波器306而對鎖相迴路300的驅動方法也進行說明。 〈本實施例中的鎖相迴路的方塊圖的一個例子〉
    本實施例所示的鎖相迴路300包括：相位頻率檢測器302；充電泵304；迴路濾波器306；電壓控制振盪器308；以及分頻器310。在迴路濾波器306中具備電晶體320及電容器322。
    相位頻率檢測器302具有如下功能，即：從輸入端子301輸出的週期信號被輸入，並在從電壓控制振盪器308輸出之後使用分頻器310進行分頻的週期信號被輸入，將對應於這些兩個週期信號之間的相位差的週期信號(相位差信號)輸出到充電泵304。此外，在鎖相迴路300被鎖定的狀態(換言之，輸入到電壓控制振盪器308的電壓信號變成為恆定，而從電壓控制振盪器308輸出的週期信號的週期變成為恆定的狀態)下，由於輸入到相位頻率檢測器302的兩個週期信號之間沒有相位差，所以成為不從相位頻率檢測器302輸出週期信號的狀態。
    充電泵304具有將從相位頻率檢測器302輸出的相位差信號轉換為電流信號，並將該電流信號輸出到迴路濾波器306的功能。
    迴路濾波器306具有將從充電泵304輸出的電流信號轉換為電壓信號，並將被轉換的電壓信號輸出到電壓控制振盪器308的功能。
    被轉換的電壓V當以輸入到迴路濾波器306的電流信號為i、以電容器322的電容為C時，可以以如下算式1來予以表示。
    迴路濾波器306具有對原來的信號進行積分，即對變化劇烈的信號成分(高頻成分)進行濾波而平滑化的功能。這功能在穩定地進行控制的方面很重要。雖然當使C變大時反應特性劣化但穩定性好轉。
    此外，迴路濾波器306在電壓控制振盪器308的輸入端子與電容器322之間具有在半導體層中(至少在通道形成區中)包含氧化物半導體材料的OS電晶體320(在圖式中為了與一般的電晶體區別，在電晶體符號的附近記載了“OS”)。當鎖相迴路300成為正常操作狀態時使OS電晶體320變成為開通狀態，而即將使鎖相迴路300變成為待命狀態之前使OS電晶體320變成為關斷狀態。由於OS電晶體320的關斷電流極小，所以在使鎖相迴路300變成為待命狀態之後也能夠在電容器322中在長期間保持使OS電晶體變成為關斷狀態時的電位(電荷)。此外，即將使鎖相迴路300從待命狀態回復之前使OS電晶體320變成為開通狀態。由此，由於可以將保持在電容器322中之使OS電晶體320變成為關斷狀態時的電位(電荷)很快地供應到電壓控制振盪器308，所以可以縮短將輸入到電壓控制振盪器308的電壓信號回到穩定電壓的時間。注意，在實施例2中對OS電晶體320的製造方法等進行詳細說明。
    此外，在直到鎖相迴路300被鎖定為止的過程中，對應於從充電泵304輸出的電流信號的大小而電容器322反復地充放電，當鎖相迴路300被鎖定時電壓信號變成為恆定。近年來，鎖相迴路300多被使用於高速切換頻率的用途(諸如，無線LAN、行動電話、數位廣播等)，因此需要迴路濾波器306之非常高(快)的反應特性。由此，在設置在電壓控制振盪器308與電容器322之間的OS電晶體中，也需要高(快)反應特性，亦即，高遷移率。在本說明書中說明的在半導體層中(至少在通道形成區中)包含氧化物半導體材料的電晶體具有能夠滿足用於需要上述高遷移率的用途的特性。在實施例2及實施例3中詳細說明OS電晶體320所具有的該特性。
    電壓控制振盪器308具有將對應於從迴路濾波器306輸入的電壓信號的週期信號輸出到輸出端子309及分頻器310的功能。
    分頻器310具有對從電壓控制振盪器308輸入的週期信號進行分頻而輸出到相位頻率檢測器302的功能。
    以上說明了本實施例中的鎖相迴路300的方塊圖例。 〈本實施例中的鎖相迴路的驅動方法〉
    本實施例中的鎖相迴路300的驅動方法基本上與上述一般的鎖相迴路的驅動方法相同。但是，如本實施例那樣，藉由在迴路濾波器306中使用OS電晶體320，在當鎖相迴路300從待命狀態回復時從迴路濾波器306輸出的電壓信號的變動中能看到特殊效果。
    於是，以下，參照圖4A1、圖4A2、圖4B1及圖4B2說明在本實施例的鎖相迴路300中，在從輸出端子309獲得所想要的週期(頻率)的週期信號之後使鎖相迴路300變成為待命狀態，在一定的時間之後使鎖相迴路300從待命狀態回復而再次從輸出端子309獲得所想要的週期(頻率)的週期信號的期間，從迴路濾波器306輸出的電壓信號的變動與一般的鎖相迴路100的電壓信號的變動如何不同。
    此外，假設相位頻率檢測器102及302、充電泵104及304、迴路濾波器106及306、電壓控制振盪器108及308、分頻器110及310、電容器122及322分別具有相同的功能及特性而進行說明。
    圖4A1和圖4A2是示出一般的鎖相迴路100中的從迴路濾波器106輸出的電壓信號的變動(圖4A1)及電容器122的電荷的變動(圖4A2)的概念圖。圖4B1和圖4B2是示出本實施例的鎖相迴路300中的從迴路濾波器306輸出的電壓信號的變動(圖4B1)及電容器322的電荷的變動(圖4B2)的概念圖。
    首先，在開動鎖相迴路從鎖相迴路輸出的電壓信號變成為穩定，然後使鎖相迴路變成為待命狀態的期間(相當於圖4A1、圖4A2、圖4B1及圖4B2的期間401)，由於鎖相迴路300中的OS電晶體320在正常操作狀態下變成為開通狀態而不影響到輸出電壓的變動，所以從迴路濾波器106輸出的電壓與從迴路濾波器306輸出的電壓顯示同樣的變動。
    接著，在使鎖相迴路成為待命狀態而在一定的時間之後回復的期間(相當於圖4A1、圖4A2、圖4B1及圖4B2的期間402)，與期間401相同，從迴路濾波器106輸出的電壓與從迴路濾波器306輸出的電壓顯示同樣的變動。但是，與電容器322的電荷相比，電容器122的電荷在成為待命狀態的同時迅速地放電並在短時間內變成為零(參照圖4A2)。針對於此，在電容器322中在電壓控制振盪器308的輸入端子與電容器322之間設置有OS電晶體320，由於該電晶體即將變成為待命狀態之前變成為關斷狀態，所以可以使電容器322保持即將變成為待命狀態之前的電容(參照圖4B2)。
    而且，當使鎖相迴路從待命狀態回復時，由於在鎖相迴路100中需要再次對電容器122充電，所以直到電壓信號變為穩定為止花費時間(相當於圖4A1的期間403)。針對於此，由於在鎖相迴路300中在電容器322中保持即將變成為待命狀態之前的電荷，在回復之後立即保持在電容器322中的電位(電荷)輸入到電壓控制振盪器308，與鎖相迴路100相比在短時間內穩定電壓信號(相當於圖4B1的期間403)。換言之，可以說將鎖相迴路300在從待命狀態回復之後在短時間內轉變為被鎖定的狀態。由此，由於可以抑制在直到變成為被鎖定的狀態為止的期間所消耗的電力，所以也可以降低鎖相迴路的耗電量。
    以上說明了本實施例中的鎖相迴路的驅動方法。
    像這樣，藉由在電壓控制振盪器308的輸入端子與構成迴路濾波器306的電容器322之間設置OS電晶體320，當正常操作狀態時使OS電晶體320變成為開通狀態，而當待命狀態時使OS電晶體320變成為關斷狀態，能夠當使鎖相迴路300從待命狀態回復時在短時間內變成為被鎖定的狀態，並且能夠降低耗電量。 實施例2
    在本實施例中，參照圖5A至圖7C對上述實施例所記載的在半導體層中(至少在通道形成區中)包含氧化物半導體材料的電晶體的結構例及製造方法例進行說明，並對該電晶體的各種特性也進行說明。 〈本實施例中的OS電晶體的結構〉
    圖5A和圖5B是共面型的頂部閘極頂部接觸結構的電晶體的俯視圖及剖面圖。圖5A示出電晶體的俯視圖。圖5B示出對應於圖5A的點劃線A-B的剖面圖。此外，為了容易理解，在圖5A中不記載構成元件的一部分。
    圖5B所示的電晶體包括：基板500；設置在基板500之上的基底絕緣層502；設置在基底絕緣層502之上的保護絕緣層504；設置在基底絕緣層502及保護絕緣層504之上的具有高電阻區506a(有時也被稱為“本質半導體區”)及低電阻區506b(有時也被稱為“半導體區”)的氧化物半導體層506；設置在氧化物半導體層506之上的閘極絕緣層509；隔著閘極絕緣層509而與高電阻區506a重疊地設置的閘極電極510；與閘極電極510的側壁相接觸的側壁絕緣層512；以及至少與低電阻區506b及側壁絕緣層512相接觸的一對電極514。另外，保護絕緣層504與氧化物半導體層506的端部重疊並與一對電極514相接觸較佳。此外，也可以包括覆蓋該電晶體設置的層間絕緣層516以及藉由設置在層間絕緣層516中的開口部與一對電極514連接的佈線518。
    在圖5B所示的電晶體中，可以將閘極電極510使用於掩模，以自對準地形成氧化物半導體層506的低電阻區506b。由此，可以省略用來形成低電阻區506b(以及同時形成的高電阻區506a)的微影製程。此外，由於幾乎沒有低電阻區506b與閘極電極510的重疊，所以不產生因低電阻區506b、閘極絕緣層509及閘極電極510而發生的寄生電容，而能夠進行電晶體的高速操作。此外，在高電阻區506a中，當閘極電極510與源極電極之間施加電晶體的臨界電壓以上的電壓時形成通道區。
    圖5B所示的電晶體由於具有側壁絕緣層512，所以當電晶體操作時藉由低電阻區506b而將電場從一對電極514施加到高電阻區506a。藉由低電阻區506b施加到高電阻區506a的電場被緩和，通道長度短的微小的電晶體也能夠抑制劣化(諸如，熱載子劣化等)，從而可以獲得可靠性高的電晶體。 〈本實施例中的OS電晶體的製造方法〉
    首先，在基板500之上形成基底絕緣層502(參照圖6A)。
    作為基板500，例如可以使用玻璃基板(例如，鋇硼矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板等)、由絕緣體所構成的基板(例如，陶瓷基板、石英基板、藍寶石基板等)、晶化玻璃基板、塑膠基板或半導體基板(例如，矽基板等)。此外，也可以當作為基板500而使用塑膠基板等具有高可撓性的基板時，在玻璃基板等可撓性低的基板上隔著剝離層形成本實施例所記載的包括電晶體的電路之後，從玻璃基板等可撓性低的基板剝離該電路，而轉移到可撓性基板上。
    作為形成基底絕緣層502的方法有如下方法，亦即：首先在基板500之上使用電子束蒸鍍法及濺射法等的PVD(物理氣相沉積)法、熱CVD法及電漿CVD法等的CVD(化學氣相沉積)法等來形成基底絕緣膜，在該基底絕緣膜之上使用已知的技術(如微影製程或噴墨法等)，根據要被加工的圖案形狀而形成抗蝕劑，使用已知的技術(如乾式蝕刻法或濕式蝕刻法等)而選擇性地去除基底絕緣膜之不需要的部分，從而形成基底絕緣層502即可。
    作為用來形成基底絕緣層502的基底絕緣膜，選擇氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化絕、氧化鉭和氧化鎂中的至少其中一種以上而形成膜即可。
    基底絕緣層502可以為單層結構或疊層結構，當採用疊層結構時，組合上述膜形成即可。此外，對基底絕緣層502的厚度沒有特別的限制，但是例如將厚度設為大於或等於10 nm且小於或等於500 nm是較佳的。在薄於10 nm的膜厚度中由於起因於沉積設備的基板面內的膜厚度分佈有可能發生並未形成基底絕緣層502的區域。另外，在厚於500 nm的膜厚度中會導致膜形成時間的延長或生產成本的增加。
    作為基底絕緣層502，較佳為使用藉由加熱處理而釋放出氧的絕緣膜。藉由作為與在後面的製程中所形成之氧化物半導體層506相接觸的膜而使用藉由加熱處理而釋放出氧的絕緣膜，氧從基底絕緣層502被供應到氧化物半導體層506而可以補償產生在氧化物半導體層506的內部或氧化物半導體層506與閘極絕緣層509之間的介面附近的氧缺乏。其結果可以抑制電晶體的電特性的劣化。
    此外，在上述“藉由加熱處理而釋放出氧”是指當利用TDS(熱脫吸附光譜分析法)來分析時，換算為氧原子的氧的釋放量為大於或等於1.0×1018/cm3，較佳為大於或等於3.0×1020/cm3。
    接著，形成其表面與基底絕緣層502的表面齊平的保護絕緣層504(參照圖6B)。
    作為保護絕緣層504的形成方法，具有如下方法，即：首先在基底絕緣層502之上使用電子束蒸鍍法及濺射法等的物理氣相沉積(PVD)法、熱CVD法及電漿CVD法等的化學氣相沉積(CVD)法等形成用作為保護絕緣層504的保護絕緣膜之後，藉由化學機械拋光(CMP)處理以其表面與基底絕緣層502的表面齊平的方式而對保護絕緣膜進行拋光，以形成保護絕緣層504。此外，基底絕緣層502表面的高度與保護絕緣層504表面的高度大致齊平即可，兩者之間的高度差為3 nm或3 nm以下，較佳為1 nm或1 nm以下，更佳為0.5 nm或0.5 nm以下。
    此外，為了提高在後面的製程中所形成的氧化物半導體層506的表面的平坦性，較佳的是使基底絕緣層502及保護絕緣層504的表面儘量平坦。明確而言，平均面粗糙度(Ra)較佳為1 nm或1 nm以下，更佳為0.3 nm或0.3 nm以下。
    注意，Ra是將JIS B0601中定義的中心線平均粗糙度擴大為三維以使其能夠應用於面，可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”，以如下的算式2來予以定義。
    注意，在算式2中，S0表示測量面(用座標(x1，y1)(x1，y2)(x2，y1)(x2，y2)的4點表示的四角形的區域)的面積，Z0表示測量面的平均高度。可以利用原子力顯微鏡(AFM)來量測Ra。
    作為用來形成保護絕緣層504的保護絕緣膜，選擇氮化矽、氮氧化矽、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭和氧化鎂中的其中一種以上來形成膜即可。
    保護絕緣層504可以為單層結構或疊層結構，當採用疊層結構時，組合上述膜形成即可。此外，對保護絕緣層504的厚度沒有特別的限制，但是如上所述那樣較佳的是基底絕緣層502的表面與保護絕緣層504的表面大致齊平。
    保護絕緣層504在高於或等於250℃且低於或等於450℃的溫度範圍下，較佳的是在高於或等於150℃且低於或等於800℃的溫度範圍下，較佳的是，例如即使進行一個小時的加熱處理也具有不透過氧的性質。
    由於保護絕緣層504具有上述那樣的性質，所以藉由將保護絕緣層504以氧化物半導體層506的端部重疊的方式而設置在基底絕緣層502之上，可以抑制藉由加熱處理從基底絕緣層502所釋放出的氧擴散到電晶體的外部。因此，對在後面的製程中所形成的氧化物半導體層506可以高效率地供應氧。由此，可以提高電晶體的電特性及可靠性。
    此外，在本實施例中說明設置保護絕緣層504的結構，但是不一定需要設置保護絕緣層504，可以根據電晶體所需要的特性等適當地選擇是否設置保護絕緣層504。
    接著，在基底絕緣層502及保護絕緣層504之上形成氧化物半導體層506(參照圖6C)。
    作為形成氧化物半導體層506的方法，首先在基底絕緣層502及保護絕緣層504之上藉由濺射法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等來形成氧化物半導體膜，在該氧化物半導體膜之上藉由已知的技術(如微影法或噴墨法等)來形成對應於要被加工的圖案形狀的抗蝕劑，使用已知的技術(如乾式蝕刻法或濕式蝕刻法等)以選擇性地去除氧化物半導體膜的不需要的部分，從而形成氧化物半導體層506即可。
    氧化物半導體層為單晶、多晶或非晶等的狀態。
    較佳的是氧化物半導體層為CAAC-OS(C軸配向結晶氧化物半導體)膜。
    CAAC-OS膜不是完全的單晶也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部分及非晶部分的結晶-非晶混相結構的氧化物半導體膜。另外，該結晶部分的尺寸大多為能夠被容納於一個邊長小於100 nm的立方體內的尺寸。另外，在利用透射電子顯微鏡(TEM)進行觀察而得到的觀察影像中，CAAC-OS膜中的非晶部分與結晶部分的界限不是很明顯。並且，在CAAC-OS膜中利用TEM觀察不到晶界(也稱為晶粒邊界(grain boundary))。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
    在CAAC-OS膜中的結晶部分中，c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向一致，並且從垂直於ab面的方向看時具有三角形狀或六角形狀的原子排列，而從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部分的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，還包括從85°至95°的範圍。另外，在只記載“平行”時，還包括從-5°至5°的範圍。
    另外，在CAAC-OS膜中，結晶部分也可以不均勻地分佈。例如，在CAAC-OS膜的形成過程中，當從氧化物半導體膜的表面側進行結晶生長時，有時與被形成面附近相比表面附近結晶部分所占的比例更高。此外，藉由對CAAC-OS膜添加雜質，有時該雜質添加區的結晶部分非晶化。
    由於CAAC-OS膜所包括的結晶部分的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向一致，因此有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)c軸朝向不同的方向。另外，結晶部分的c軸的方向為平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部分藉由進行膜形成或進行膜形成後的加熱處理等的晶化處理來予以形成。
    使用CAAC-OS膜的電晶體可以降低由可見光或紫外光所引起的電特性的變動。因此，這種電晶體的可靠性高。
    在如下條件下形成氧化物半導體層506：較佳為利用不容易混入氫、水、羥基或氫化物等雜質的濺射法；將基板加熱溫度設定為100℃至600℃，設定為150℃至550℃較佳，設定為200℃至500℃更佳；採用氧氣體氛圍。以大於或等於1 nm且小於或等於40 nm的厚度，較佳的是以大於或等於3 nm且小於或等於20 nm的厚度來形成氧化物半導體層。膜形成時的基板加熱溫度越高，所得到的氧化物半導體膜中的雜質濃度越低。此外，使氧化物半導體膜中的原子排列有序化，以實現高密度化，且容易形成多晶膜或CAAC-OS膜等具有結晶性的膜。再者，藉由在氧氣體氛圍下進行膜形成，也容易形成多晶膜或CAAC-OS膜等具有結晶性的膜，因為在氧氣體氛圍中不包含稀有氣體等的不需要的原子。但是，也可以採用氧氣體和稀有氣體的混合氛圍。在此情況下，將氧氣體的比例設定為高於或等於30體積%，較佳為高於或等於50體積%，更佳為高於或等於80體積%。注意，氧化物半導體層的厚度越薄，電晶體的短通道效應越少。但是，若厚度過薄，則有時介面散射的影響變大而使場效應遷移率降低。
    另外，當作為氧化物半導體膜的蝕刻使用乾式蝕刻時，作為蝕刻氣體較佳為使用含有氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
    作為乾式蝕刻法，可以使用平行平板型RIE(反應離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。為了能夠蝕刻為所想要的形狀，適當地調節蝕刻條件(施加到線圈形電極的電力、施加到基板側的電極的電力、基板側的電極溫度等)。
    作為用於濕式蝕刻的蝕刻劑，可以使用將磷酸、醋酸及硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。例如，可以使用ITO-07N(由日本關東化學株式會社所製造)。
    作為使用於氧化物半導體層506的氧化物半導體，較佳的是至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，較佳的是，作為用來減少使用上述氧化物半導體的電晶體的電特性偏差的穩定劑，除了上述元素以外，還包含鎵(Ga)。另外，作為穩定劑，較佳為包含錫(Sn)。另外，作為穩定劑，較佳為包含鉿(Hf)。另外，作為穩定劑，較佳為包含鋁(Al)。
    另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的任何其中一種或多種。
    例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
    在此，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
    例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)、In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或該組成的附近的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或該組成的附近的氧化物。
    但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
    另外，當藉由濺射法形成In-Ga-Zn-O類材料的膜作為氧化物半導體膜時，較佳為使用原子數比表示為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn-O靶材。藉由使用具有上述原子數比的In-Ga-Zn-O靶材來形成氧化物半導體膜，容易形成多晶膜或CAAC-OS膜。
    此外，當藉由濺射法形成In-Sn-Zn-O類材料的膜作為氧化物半導體膜時，較佳為使用原子數比表示為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35的In-Sn-Zn-O靶材。藉由使用具有上述原子數比的In-Sn-Zn-O靶材來形成氧化物半導體膜，容易形成多晶膜或CAAC-OS膜。
    此外，靶材中的金屬氧化物的相對密度為80%或80%以上，較佳為95%或80%以上，更佳為99.9%或99.9%以上。藉由使用相對密度高的靶材，可以形成緻密結構的氧化物半導體膜。
    已有在In-Sn-Zn類氧化物中能夠得到高遷移率的報告(Eri Fukumoto，Toshiaki Arai，Narihiro Morosawa，Kazuhiko Tokunaga，Yasuhiro Terai，Takashige Fujimori，Tatsuya Sasaoka“High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED”IDW’10 p631-p634)。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊內缺陷密度而提高遷移率。
    另外，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成在原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的附近是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如可以為0.05。其他氧化物也是同樣的。
    另外，當形成在半導體層中(至少在通道形成區中)包含以上述In、Sn、Zn為主要成分的氧化物半導體材料的電晶體時，藉由有意地加熱基板進行膜形成及/或在膜形成後進行熱處理，可以實現所製造的電晶體具有優良的各種特性。在實施例3中詳細說明上述內容。
    使用上述氧化物半導體形成的氧化物半導體層506可以是單晶的或非單晶的。在後者的情況下，非單晶氧化物半導體可以是非晶的、微晶的(奈米晶的)或多晶的。另外，可以採用在非晶中包括具有結晶性的部分的結構或非非晶。
    作為氧化物半導體層506，較佳為使用上述CAAC-OS膜。此外，在實施例4中詳細說明CAAC-OS膜的具體說明。
    此外，非晶態的氧化物半導體由於可以比較容易地得到平坦的表面，所以可以減少使用該氧化物半導體製造電晶體時的介面散射，可以比較容易得到較高的遷移率。
    另外，當利用具有結晶性的氧化物半導體時，可以進一步減小塊內缺陷，並藉由提高表面的平坦性可以獲得比非晶態的氧化物半導體更高的遷移率。由此，如上所述，較佳的是使基底絕緣層502及保護絕緣層504的表面儘量平坦。
    當藉由濺射法形成氧化物半導體膜時，例如在維持為減壓狀態的處理室內保持待處理物，以將待處理物的溫度設定為高於或等於100℃且低於或等於600℃，較佳為高於或等於150℃且低於或等於550℃，更佳為高於或等於200℃且低於或等於500℃的方式而對待處理物進行加熱。或者，也可以將形成氧化物半導體膜時的待處理物的溫度設定為室溫。然後，一邊去除處理室內的水分，一邊引入去除了水分、氫、氮等的濺射氣體，以使用上述靶材來形成氧化物半導體膜。藉由一邊加熱待處理物一邊形成氧化物半導體膜，可以減少進入在氧化物半導體膜中的氫或水等雜質，而可以得到提高場效應遷移率的效果。此外，可以減輕因濺射所造成的損傷。為了去除處理室內的水分，較佳為使用吸附式真空泵。例如，可以使用低溫泵、離子泵、鈦昇華泵等。此外，也可以使用配備冷阱的渦輪泵。由於藉由使用低溫泵等排氣而可以從處理室去除水分等雜質，所以可以降低氧化物半導體膜中的雜質濃度。
    作為藉由濺射法來形成膜時的各種設定條件，例如可以採用以下條件：待處理物與靶材之間的距離為170 mm，壓力為0.4 Pa，直流(DC)功率為0.5 kW，氛圍為氧(氧為100%)氛圍、氬(氬為100%)氛圍或氧和氬的混合氛圍。注意，當使用脈衝直流(DC)電源時，可以減輕塵埃(膜形成時產生的粉狀物質等)，並且厚度分佈也變均勻，所以是較佳的。將氧化物半導體膜的厚度設定為大於或等於1 nm且小於或等於50 nm，較佳為大於或等於1 nm且小於或等於30 nm，更佳為大於或等於1 nm且小於或等於10 nm。藉由使用上述厚度的氧化物半導體膜來形成氧化物半導體層506，能夠抑制因小型化而導致的短通道效果。但是，由於根據使用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以根據使用的材料及用途等而選擇適當的厚度即可。
    另外，在利用濺射法來形成氧化物半導體膜之前，較佳為進行藉由引入氬氣體來產生電漿的反向濺射來去除膜形成面的附著物。在此，通常的濺射法是使離子碰撞濺射靶材，而反向濺射與其相反，反向濺射是指以下的一種方法：其藉由使離子碰撞處理表面來改變表面的性質。作為使離子碰撞處理表面的方法，可以舉出在氬氛圍下對處理表面側施加高頻電壓以在基板附近產生電漿的方法等。另外，也可以使用氮、氦、氧等氛圍來代替氬氛圍。
    即使在氧化物半導體膜使用上述方法來予以形成時，氧化物半導體膜有時也包含作為雜質的水分或氫(包括羥基)。水分或氫容易形成施體能階，從而用作為氧化物半導體中的雜質。於是，為了減少氧化物半導體膜中的水分或氫等雜質(對氧化物半導體進行脫水化或脫氫化)，也可以在減壓氛圍、氮或稀有氣體等的惰性氣體氛圍、氧氣氛圍等中對氧化物半導體膜進行脫水化或脫氫化的加熱處理(以下，稱為第一加熱處理)。
    藉由對氧化物半導體膜進行第一加熱處理，可以脫離氧化物半導體膜表面上及內部的水分或氫。明確而言，加熱處理可以在高於或等於250℃且低於或等於750℃，較佳的是在高於或等於400℃且低於基板的應變點來進行。例如，加熱處理可以在500℃進行大約3分鐘至6分鐘。當RTA法被使用於加熱處理時，脫水化或脫氫化可以在短時間內進行，因此，即使在高於玻璃基板應變點的溫度下也可以進行處理。
    加熱處理設備不侷限於電爐，也可以具備利用電阻加熱元件等的加熱元件所產生的熱傳導或熱輻射而對待處理物進行加熱的設備。例如，可以使用GRTA(氣體快速熱退火)設備、LRTA(燈快速熱退火)設備等的RTA(快速熱退火)設備。LRTA設備是藉由利用從鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射而對待處理物進行加熱的設備。GRTA設備是指使用高溫氣體來進行加熱處理的設備。作為氣體，使用即使進行加熱處理也不與待處理物起反應的惰性氣體如氬等的稀有氣體或氮。
    在減壓氛圍或惰性氣體氛圍諸如氮、氦、氖或氬中進行第一加熱處理。此外，上述氛圍較佳的是不包含水分或氫等。此外，將向加熱處理裝置中引入的氮或稀有氣體諸如氦、氖、氬的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(亦即，雜質濃度為1 ppm或1 ppm，較佳為0.1 ppm或0.1 ppm)。
    此外，也可以對進行了第一加熱處理的氧化物半導體膜進行第二加熱處理。第二加熱處理的目的是藉由在氧化氛圍下進行加熱處理向氧化物半導體膜中供應氧，而填補當進行第一加熱處理時產生在氧化物半導體膜中的氧缺乏。由此，第二加熱處理也可以稱為加氧化處理。例如在高於或等於200℃且低於基板的應變點的溫度下進行第二加熱處理即可。較佳的是在高於或等於250℃且低於或等於450℃進行第二加熱處理。處理時間是3分鐘至24小時。隨著處理時間的延長，可以形成在非晶區中結晶區所占的比率高的氧化物半導體層506，但是超過24小時的熱處理會降低生產率，所以不是較佳的。
    氧化氛圍是包含氧化氣體的氛圍。氧化氣體是氧、臭氧或一氧化二氮等，並且較佳的是，氧化氣體沒有包含水、氫等。例如，將引入熱處理裝置的氧、臭氧或一氧化二氮的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(亦即，雜質濃度小於1 ppm，較佳的是小於0.1 ppm)。作為氧化氛圍，可以使用將氧化氣體和惰性氣體混合而成的氛圍。在這種情況下，混合氣體至少包含高於或等於10 ppm的氧化氣體。在此，惰性氛圍是指含以氮、稀有氣體(氦、氖、氬、氪或氙)等惰性氣體為主要成分的氛圍。明確而言，氧化氣體等的反應氣體小於10 ppm。
    此外，第二加熱處理可以使用與第一加熱處理相同的熱處理設備和相同的氣體來進行。較佳的是，用於脫水化或脫氫化的加熱處理的第一加熱處理和用於加氧化的加熱處理的第二加熱處理連續進行。當第一加熱處理和第二加熱處理連續進行時，可以提高半導體裝置的生產率。
    藉由對氧化物半導體膜除了進行膜形成時的基板加熱之外還進行加熱處理，可以使氧化物半導體膜中的雜質能階極小。其結果是，可以使電晶體的場效應遷移率提高到如下所述的理想的場效應遷移率附近。
    此外，如上所述雖然對氧化物半導體膜進行第一加熱處理、第二加熱處理，但是也可以在形成氧化物半導體層506之後進行第一加熱處理、第二加熱處理。
    此外，也可以在當形成氧化物半導體膜之後和當形成氧化物半導體層506之後中的其中一者或兩者中對氧化物半導體層506(或氧化物半導體膜)進行加氧處理，藉由熱處理釋放出包含在該氧化物半導體中的氫、羥基或水分，該熱處理的同時或藉由該熱處理後的熱處理使氧化物半導體晶化。藉由這種晶化或再結晶化處理，氧化物半導體層506(或氧化物半導體膜)的結晶度可以進一步提高。
    在此，“加氧處理”意味著氧(至少包括氧自由基、氧原子和氧離子中的其中一種)添加到氧化物半導體層506(或氧化物半導體膜)的塊中。另外，該術語“塊體(bulk)”是為了明確顯示不僅將氧添加到薄膜表面還將氧添加到薄膜內部的情況的目的而使用。另外，“氧摻雜”包括將被電漿化的氧添加到塊體中的“氧電漿摻雜”。當進行加氧處理時，可以使氧化物半導體層506所含的氧的量大於化學計量成分比。此外，當在後面的製程中形成閘極絕緣層509(或者，用來形成閘極絕緣層509的絕緣層)之後，對閘極絕緣層509(或者，用來形成閘極絕緣層509的絕緣層)進行加氧處理，因此可以使包含在閘極絕緣層509(或者，用來形成閘極絕緣層509的絕緣層)中的氧的量大於化學計量成分比。
    氧摻雜處理較佳的是藉由利用ICP(電感耦合電漿)方式，使用由微波(例如，頻率為2.45 GHz)所激發的氧電漿來進行。
    此外，上述加氧處理也可以被稱為供氧處理，因為使包含在氧化物半導體膜(或者，氧化物半導體層506)或絕緣膜(或者，閘極絕緣層509)等的氧的量大於化學計量成分比的處理。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為高於或等於1×1016/cm3且低於或等於2×1020/cm3，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
    接著，在保護絕緣層504及氧化物半導體層506之上形成絕緣層508，在絕緣層508之上形成與氧化物半導體層506重疊的閘極電極510(參照圖6D)。
    絕緣層508可以與基底絕緣層502同樣的方法及同樣的材料來予以形成。
    作為閘極電極510的形成方法有如下方法，亦即：首先在絕緣層508之上使用電子束蒸鍍法或濺射法等PVD(物理氣相沉積)法等來形成導電膜之後，與基底絕緣層502同樣地選擇性地去除不需要的部分，以形成閘極電極510即可。
    用來形成閘極電極510的導電膜也可以使用選自鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、鉭和鎢、它們的氮化物、氧化物及合金中的其中一種以上以單層或疊層形成。此外，也可以使用與氧化物半導體層506同樣的材料。
    接著，將閘極電極510使用作為掩模，並將具有降低氧化物半導體層506的電阻值的功能的雜質元素520藉由絕緣層508添加到氧化物半導體層506中，在氧化物半導體層506中自對準地形成高電阻區506a及低電阻區506b(參照圖6E)。
    作為具有降低氧化物半導體層506的電阻值的功能的雜質元素520，例如，可以使用磷、氮、硼等元素。作為將該元素添加到氧化物半導體層506中的方法，可以使用離子植入法或離子摻雜法等。此外，由於較佳的是儘量抑制對氧化物半導體層506添加氫的現象，所以較佳為使用對所添加的元素進行質譜分析的離子植入法(也稱為離子植入法)。
    此外，藉由絕緣層508添加雜質元素520，由此可以降低當添加雜質元素520時產生在氧化物半導體層506中的損傷。
    接著，在絕緣層508上形成與閘極電極510的側壁相接觸的側壁絕緣層512，而將側壁絕緣層512使用作為掩模對絕緣層508進行加工來形成閘極絕緣層509(參照圖7A)。
    作為形成側壁絕緣層512的方法，有如下方法，即：首先在絕緣層508及閘極電極510之上使用電子束蒸鍍法及濺射法等的PVD(物理氣相沉積)法、熱CVD法及電漿CVD法等的CVD(化學氣相沉積)法等形成絕緣膜，在該絕緣膜上使用已知的技術如微影製程或噴墨法等，根據要被加工的圖案形狀形成抗蝕劑，使用已知的技術(如乾式蝕刻法或濕式蝕刻法等)以選擇性地去除絕緣膜的不需要的部分，從而形成側壁絕緣層512即可。此外，在形成側壁絕緣層512之後，將側壁絕緣層512使用作為掩模對絕緣層508進行蝕刻處理而可以形成閘極絕緣層509。
    此外，作為該蝕刻法較佳為使用各向異性高的蝕刻法。由此，可以以自對準的方式來形成側壁絕緣層512。在此，作為各向異性高的蝕刻較佳為利用乾式蝕刻，例如，作為蝕刻氣體，可以使用三氟甲烷(CHF3)、八氟迴丁烷(C4F8)、四氟化碳(CF4)等的含氟的氣體，也可以添加氦(He)或氬(Ar)等的稀有氣體或氫(H2)。再者，作為乾式蝕刻，較佳為使用對基板施加高頻電壓的反應離子蝕刻法(RIE法)。
    作為用來形成側壁絕緣層512的絕緣膜，使用與用來形成基底絕緣層502的基底絕緣膜同樣的膜即可。
    接著，使用電子束蒸鍍法及濺射法等的PVD(物理氣相沉積)法、電漿CVD法等的CVD(化學氣相沉積)法等來形成導電膜，在該導電膜之上使用已知的技術(如微影製程或噴墨法等)，根據要被加工的圖案形狀來形成抗蝕劑，使用已知的技術(如乾式蝕刻法或濕式蝕刻法等)以選擇性地去除導電膜的不需要的部分，從而形成一對電極514(參照圖7B)。
    接著，使用電子束蒸鍍法及濺射法等的PVD(物理氣相沉積)法、電漿CVD法等的CVD法等來形成層間絕緣層516，在該層間絕緣層516之上使用已知的技術(如微影製程或噴墨法等)，根據要被加工的圖案形狀來形成抗蝕劑，使用已知的技術(如乾式蝕刻法或濕式蝕刻法等)而在層間絕緣層516的一部分中形成開口部之後，與閘極電極510同樣的方法形成與一對電極514電連接的佈線518(參照圖7C)。
    藉由上述製程，可以製造圖5B所示的結構的電晶體(OS電晶體)。該電晶體在半導體層中(至少在通道形成區中)包含氧化物半導體材料而構成，可以充分降低關斷狀態電流。此外，可以具有高遷移率(關於遷移率的纖細內容參照實施例2及實施例3)。
    此外，除了在半導體層中(至少在通道形成區中)包含氧化物半導體材料而成的電晶體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
    當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，由下述算式表示其關係。
    在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式表示其關係。
    在此，e是基本電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，COX是每單位面積的電容，Vg是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲極電流Id可以由下述算式來表示。
    在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電壓。此外，當將上述算式的雙邊用Vg除，且對雙邊取對數時，成為下述算式。
    算式6的右邊是Vg的函數。由上述算式可知，可以根據以縱軸為ln(Id/Vg)以橫軸為1/Vg來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行量測。例如，在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是約1×1012/cm2。
    根據如上所述那樣求得的缺陷密度等，根據算式3及算式4可以導出μ0=120 cm2/Vs。另外，在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為約30 cm2/Vs。但是，可以估計在半導體內部及半導體與絕緣膜之間的介面沒有缺陷的氧化物半導體的遷移率μ0變成為120 cm2/Vs。
    然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1可以由下述算式來予以表示。
    在此，D是閘極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10 nm(介面散射到達的深度)。可知當D增加(亦即，閘極電壓得以提高)時，算式7的第二項也增加，所以遷移率μ1降低。
    圖8示出對一種電晶體的遷移率μ2進行計算而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device，並且將氧化物半導體的能隙、電子親和力、相對介電常數以及厚度分別設定為2.8電子伏特、4.7電子伏特、15以及15 nm。上述值藉由測量利用濺射法形成的薄膜而得到。
    再者，將閘極的功函數、源極電極的功函數以及汲極電極的功函數分別設定為5.5電子伏特、4.6電子伏特以及4.6電子伏特。此外，將閘極絕緣層的厚度設定為100 nm，並將相對介電常數設定為4.1。通道長度及通道寬度都為10μm，而汲極電壓Vd為0.1 V。
    如圖8所示，當閘極電壓為1 V多時遷移率示出高於100 cm2/Vs的峰值，但是當閘極電壓更高時，介面散射變大，所以遷移率下降。另外，為了降低介面散射，較佳的是使半導體層的表面在原子級上具有平坦性(Atomic Layer Flatness)。
    圖9A至圖11C示出對使用具有上述遷移率的氧化物半導體形成小型電晶體時的特性進行計算而得到的結果。另外，圖12A和圖12B示出用於計算的電晶體的剖面結構。圖12A和圖12B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區1203a及半導體區1203c。半導體區1203a及半導體區1203c的電阻率為2×10-3Ωcm。
    圖12A所示的電晶體形成在基底絕緣層1201及以埋入在基底絕緣層1201中的方式形成的由氧化鋁形成的保護絕緣層1202之上。電晶體包括半導體區1203a、半導體區1203c、夾在它們之間且成為通道形成區的本質半導體區1203b以及閘極電極1205。閘極電極1205的寬度為33 nm。
    電晶體在閘極電極1205與半導體區1203b之間具有閘極絕緣層1204，在閘極電極1205的雙側壁具有側壁絕緣層1206a及側壁絕緣層1206b，並且在閘極電極1205的上部具有用來防止閘極電極1205與其他佈線的短路的絕緣層1207。側壁絕緣層的寬度為5 nm。此外，以接觸於半導體區1203a及半導體區1203c的方式具有源極電極1208a及汲極電極1208b。另外，該電晶體的通道寬度為40 nm。
    圖12B所示的電晶體與圖12A所示的電晶體的相同之處為：形成在基底絕緣層1201及由氧化鋁形成的保護絕緣層1202之上；包括半導體區1203a、半導體區1203c、夾在它們之間的本質半導體區1203b、寬度為33 nm的閘極電極1205、閘極絕緣層1204、側壁絕緣層1206a及側壁絕緣層1206b、絕緣層1207以及源極電極1208a及汲極電極1208b。
    圖12A所示的電晶體與圖12B所示的電晶體的不同之處為側壁絕緣層1206a及側壁絕緣層1206b下的半導體區的導電型。雖然在圖12A所示的電晶體中側壁絕緣層1206a及側壁絕緣層1206b下的半導體區為呈現n+導電型的半導體區1203a及半導體區1203c，但是在圖12B所示的電晶體中側壁絕緣層1206a及側壁絕緣層1206b下的半導體區為本質半導體區1203b。換言之，在圖12B所示的半導體層中設置有既不與半導體區1203a(半導體區1203c)也不與閘極電極1205重疊的具有Loff的寬度的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。如圖式所示，偏置長度與側壁絕緣層1206a(側壁絕緣層1206b)的寬度相同。
    用於計算的其他參數為上述參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。圖9A至圖9C示出圖12A所示的結構的電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極電極的電位差)依賴性。將汲極電壓(汲極電極與源極電極的電位差)設定為+1 V來計算汲極電流Id，並且將汲極電壓設定為+0.1 V來計算遷移率μ。
    圖9A是閘極絕緣層的厚度為15 nm時的圖形，圖9B是閘極絕緣層的厚度為10 nm時的圖形，並且圖9C是閘極絕緣層的厚度為5 nm時的圖形。閘極絕緣層越薄，尤其是關斷狀態下的汲極電流Id(關斷狀態電流)越顯著降低。另一方面，遷移率μ的峰值或開通狀態下的汲極電流Id(開通狀態電流)沒有顯著的變化。可知當閘極電壓為約1 V時汲極電流超過記憶元件等所需要的10μA。
    圖10A至圖10C示出在圖12B所示的結構的電晶體中當偏置長度Loff為5 nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電壓設定為+1 V來計算汲極電流Id，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖10A是閘極絕緣層的厚度為15 nm時的圖形，圖10B是閘極絕緣層的厚度為10 nm時的圖形，並且圖10C是閘極絕緣層的厚度為5nm時的圖形。
    另外，圖11A至圖11C示出在圖12B所示的結構的電晶體中當偏置長度Loff為15nm時的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電壓設定為+1 V來計算汲極電流Id，並且將汲極電壓設定為+0.1 V來計算遷移率μ。圖11A是閘極絕緣層的厚度為15 nm時的圖形，圖11B是閘極絕緣層的厚度為10 nm時的圖形，並且圖11C是閘極絕緣層的厚度為5 nm時的圖形。
    無論是哪一種結構，閘極絕緣層越薄，關斷狀態電流越顯著降低，但是遷移率μ的峰值以及開通狀態電流沒有顯著的變化。
    另外，偏置長度Loff越增加，遷移率μ的峰值越降低，即在圖9A至圖9C中遷移率μ的峰值為約80 cm2/Vs，在圖10A至圖10C中遷移率μ的峰值為約60 cm2/Vs，並且在圖11A至圖11C中遷移率μ的峰值為約40 cm2/Vs。此外，關斷狀態電流也有同樣的趨勢。另一方面，雖然開通狀態電流隨著偏置長度Loff的增加而降低，但是其降低要比關斷狀態電流的降低平緩得多。此外，可知當閘極電壓為約1 V時汲極電流超過記憶元件等所需要的10μA。
    藉由在電壓控制振盪器308的輸入端子與構成迴路濾波器306的電容器322之間設置本實施例所記載的電晶體，當處於正常操作狀態時使該電晶體變成為開通狀態，而當處於待命狀態時使該電晶體變成為關斷狀態，而能夠當使鎖相迴路從待命狀態回復之後在短時間內變成為被鎖定的狀態，並且能夠降低耗電量。再者，如上所述，由於在半導體層中(至少在通道形成區中)包含氧化物半導體的電晶體的遷移率充分高，所以使用鎖相迴路300也不延遲安裝有鎖相迴路300的半導體裝置的操作狀態。 實施例3
    在本實施例中，對當製造實施例1所記載的在半導體層中(至少在通道形成區中)包含以In、Sn、Zn為主要成分的氧化物半導體材料的電晶體時，對基板有意地加熱並進行膜形成及/或在膜形成後進行熱處理的內容及進行該內容的熱處理之後的電晶體的各種特性進行說明。
    藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後有意地加熱基板，可以提高電晶體的場效應遷移率。此外，藉由使電晶體的臨界電壓向正方向漂移而可以實現常關閉化。另外，在此所說的主要成分是指占成分比5 atomic%或5 atomic%以上的元素。
    例如，圖13A至圖13C示出使用以In、Sn、Zn為主要成分的通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜及厚度為100 nm的閘極絕緣膜的電晶體的特性。另外，Vd為10 V。
    圖13A示出無意地加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8 cm2/Vsec。另一方面，當藉由有意地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜時，可以提高場效應遷移率。圖13B示出將基板加熱到200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。場效應遷移率為32.2 cm2/Vsec。
    藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效應遷移率。圖13C示出在200℃下藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。場效應遷移率為34.5 cm2/Vsec。
    當藉由濺射法來形成氧化物半導體膜時，藉由有意地加熱基板，可以期待減少氫或水分等被引入到氧化物半導體膜中的現象的效果。此外，藉由在膜形成後進行熱處理，還可以從氧化物半導體膜中釋放氫、羥基或水分而去除它們，由此，可以如上述那樣提高場效應遷移率。上述場效應遷移率的提高可以估計不僅是因為藉由脫水化或脫氫化去除雜質，而且是因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高度純化，可以實現結晶化。像這樣被高度純化的非單晶氧化物半導體可以估計實現理想的超過100 cm2/Vsec的場效應遷移率。
    也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，藉由在該熱處理的同時或在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
    藉由有意地加熱基板進行膜形成及/或在膜形成後進行熱處理，不僅可以提高場效應遷移率，而且還可以有助於實現電晶體的常關閉化。將無意地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作為通道形成區的電晶體有臨界電壓漂移到負側的傾向。然而，在採用有意地加熱基板來形成的氧化物半導體膜時，可以解決該臨界電壓的負漂移化的問題。換言之，臨界電壓向電晶體變成為常關閉的方向漂移，並且從圖13A和圖13B的對比也可以確認到該傾向。
    另外，也可以藉由改變In、Sn及Zn的比率來控制臨界電壓，作為成分比採用In：Sn：Zn=2：1：3而可以實現電晶體的常關閉化。此外，藉由作為靶材的成分比採用In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體膜。
    將有意的基板加熱溫度或熱處理溫度設定為150℃或150℃以上，設定為200℃或150℃以上較佳，設定為400℃或400℃以上更佳。藉由在更高的溫度下進行膜形成或進行熱處理，可以實現電晶體的常關閉化。
    此外，藉由有意地加熱基板來形成膜及/或在膜形成後進行熱處理，可以提高穩定性，而不受閘極偏壓-應力的影響。例如，在2 MV/cm，150℃且一小時施加的條件下，可以使漂移分別為小於±1.5 V，較佳為小於1.0 V。
    實際上，對在形成氧化物半導體膜後不進行加熱處理的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
    首先，將基板溫度設定為25℃，將Vd設定為10 V，而對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1 V。然後，以使施加到閘極絕緣膜的電場強度成為2 MV/cm的方式施加20 V的Vg，並保持該狀態一個小時。接著，將Vg設定為0 V。接著，將基板溫度設定為25℃，將Vd設定為10 V，對電晶體的Vg-Id進行測量。將該測試稱為正BT測試。
    與此同樣，首先將基板溫度設定為25℃，將Vd設定為10 V，對電晶體的Vg-Id特性進行測量。另外，Vd示出汲極電壓(汲極電極和源極電極的電位差)。接著，將基板溫度設定為150℃，將Vd設定為0.1 V。然後，以使施加到閘極絕緣膜的電場強度成為-2 MV/cm的方式施加-20 V的Vg，並保持該狀態一個小時。接著，將Vg設定為0 V。接著，將基板溫度設定為25℃，將Vd設定為10 V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
    圖14A示出樣品1的正BT測試的結果，而圖14B示出負BT測試的結果。另外，圖15A示出樣品2的正BT測試的結果，而圖15B示出負BT測試的結果。
    樣品1的因正BT測試及負BT測試而發生的臨界電壓變動分別為1.80 V及-0.42 V。此外，樣品2的因正BT測試及負BT測試而發生的臨界電壓變動分別為0.79 V及0.76 V。樣品1及樣品2的BT測試前後的臨界電壓變動都小，由此可知其可靠性高。
    熱處理可以在氧氛圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理，然後在含氧的氛圍中進行熱處理。藉由在首先進行脫水化或脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為在完成脫水化或脫氫化之後添加氧的方法，如實施例1所記載那樣，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
    雖然在氧化物半導體中及該氧化物半導體與接觸於該氧化物半導體的膜的介面容易產生起因於氧缺乏的缺陷，但是藉由上述熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺乏。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為高於或等於1×1016/cm3且低於或等於2×1020/cm3，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
    此外，藉由熱處理至少使氧化物半導體的一部分含有結晶，可以獲得更穩定的氧化物半導體膜。例如，在使用成分比為In：Sn：Zn=1：1：1的靶材，無意地加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線繞射(XRD)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線繞射觀察到明確的繞射峰值。
    實際上，進行了In-Sn-Zn-O膜的XRD分析。作為XRD分析，使用由Bruker AXS公司所製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
    作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
    在已受到脫氫化處理的石英基板之上形成厚度為100 nm的In-Sn-Zn-O膜。
    在氧氛圍下使用濺射裝置並利用100 W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用原子數比為In：Sn：Zn=1：1：1的In-Sn-Zn-O靶材。另外，將膜形成時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
    接著，對以與樣品A同樣的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氛圍下進行一個小時的加熱處理，然後不降低溫度地在氧氛圍下繼續進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
    圖16示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀察到起因於結晶的峰值，但是在樣品B中當2θ為35deg附近及37deg至38deg時觀察到起因於結晶的峰值。
    像這樣，藉由以In、Sn、Zn為主要成分的氧化物半導體的膜形成時的有意的加熱及/或膜形成後的熱處理，可以提高電晶體特性。
    上述基板加熱或熱處理起到不使膜含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫而可以實現高度純化，由此可以實現電晶體的常關閉化，並且藉由使氧化物半導體實現高度純化而可以使關斷狀態電流為1aA/μm或以下。在此，上述關斷狀態電流值的單位示出每通道寬度1μm的電流值。
    圖17示出電晶體的關斷狀態電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
    明確而言，如圖17所示那樣，當基板溫度為125℃時關斷狀態電流為0.1 aA/μm(1×10-19A/μm)或以下，當基板溫度為85℃時關斷狀態電流為10 zA/μm(1×10-20A/μm)或以下。由於電流值的對數與溫度的倒數成正比，所以當基板溫度為室溫(27℃)時可以預想關斷狀態電流為0.1zA/μm(1×10-22A/μm)或以下。因此，當基板溫度為125℃時可以將關斷狀態電流設定為1aA/μm(1×10-18A/μm)以下，當基板溫度為85℃時設定為100zA/μm(1×10-19A/μm)或以下，當基板溫度為室溫時設定為1zA/μm(1×10-21A/μm)或以下。上述關斷狀態電流比使用Si作為半導體膜的電晶體顯著低。
    當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳的是充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高度純化。例如，為了防止在膜中含有水分，作為濺射氣體較佳為使用其露點為-70℃或-70℃以下的氣體。另外，較佳為使用靶材本身不含有氫或水分等雜質的高度純化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳的是預先形成不含有水分的膜。
    此外，在使用形成氧化物半導體膜之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行量測。
    用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd設定為10 V。另外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的寬度稱為Lov，並且將一對電極的從氧化物半導體膜超出的部分稱為dW。
    圖18示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖19A示出基板溫度與臨界電壓的關係，而圖19B示出基板溫度與場效應遷移率的關係。
    根據圖19A可知基板溫度越高臨界電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，臨界電壓為1.09 V至-0.23 V。
    此外，根據圖19B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36 cm2/Vs至32 cm2/Vs(參照圖18)。由此，可知在上述溫度範圍內電特性變動較小。
    在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體使用於通道形成區的電晶體中，可以在將關斷狀態電流保持為1 aA/μm或以下的狀態下，將場效應遷移率設定為30cm2/Vsec或以上，設定為40 cm2/Vsec或以上較佳，設定為60 cm2/Vsec或以上更佳，而滿足LSI所要求的開通狀態電流值。例如，在L/W=33 nm/40 nm的FET中，當閘極電壓為2.7 V，汲極電極電壓為1.0 V時，可以流過12μA或以上的開通狀態電流。此外，在電晶體的操作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混合裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不犧牲操作速度。 實施例4
    在本實施例中，參照圖20A至圖22C詳細說明包括在上述實施例所記載的CAAC-OS膜中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖20A至圖22C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖20A至圖20E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
    圖20A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖20A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖20A的上一半及下一半分別具有三個四配位O。圖20A所示的小組的電荷為0。
    圖20B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖20B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖20B所示的結構。圖20B所示的小組的電荷為0。
    圖20C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖20C的上一半具有一個四配位O，並且在下一半具有三個四配位O。圖20C所示的小組的電荷為0。
    圖20D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖20D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖20D所示的小組的電荷為+1。
    圖20E示出包括兩個Zn的小組。在圖20E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖20E所示的小組的電荷為-1。
    在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單位單元(unit cell))。
    這裏，說明這些小組彼此接合的規則。圖20A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖20B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖20C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。以下示出其理由。例如，在六配位金屬原子(In或Sn)藉由上一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)的上一半的四配位O、五配位金屬原子(Ga或In)的下一半的四配位O和四配位金屬原子(Zn)的上一半的四配位O中的任何一種接合。
    具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
    圖21A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖21B示出由三個中組構成的大組。另外，圖21C示出從c軸方向上觀察圖21B的層結構時的原子排列。
    在圖21A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖21A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖21A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
    在圖21A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
    這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖20E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
    明確而言，藉由反復圖21B所示的大組而可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)來予以表示。
    此外，除此之外，當採用四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元金屬氧化物的In-Ga-Zn-O類氧化物(也稱為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；二元金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物；單元金屬氧化物的In-O類氧化物、Sn-O類氧化物、Zn-O類氧化物等時也同樣。
    例如，圖22A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
    在圖22A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
    圖22B示出由三個中組構成的大組。另外，圖22C示出從c軸方向上觀察圖22B的層結構時的原子排列。
    在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
    此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖22A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
    明確而言，藉由反復圖22B所示的大組而可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO3(ZnO)n(n是自然數)來表示。
    在n=1(InGaZnO4)時，例如會得到圖23A所示的結晶結構。另外，在圖23A所示的結晶結構中，如圖21B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
    另外，在n=2(InGaZn2O5)時，例如會得到圖23B所示的結晶結構。另外，在圖23B所示的結晶結構中，如圖21B所說明，因為Ga及In採用五配位，所以也會得到In來取代Ga的結構。
    以上，說明包含一種結晶(CAAC：c軸配向結晶)的氧化物，該結晶進行c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(亦即，以c軸為中心而旋轉)。 實施例5
    在本實施例中，參照圖24A和圖24B對將上述實施例所說明的鎖相迴路應用於半導體裝置的情況進行說明。另外，在用於本實施例的說明的圖式中，與用於上述實施例的圖式相同的部分使用相同的元件符號表示，而省略其說明。此外，在此作為半導體裝置舉出以FM解調變裝置及電動機控制裝置為一個例子而說明，但是不侷限於此。
    圖24A是將上述實施例所說明的在迴路濾波器306中具有OS電晶體320的鎖相迴路應用於FM解調變裝置的情況的方塊圖的一個例子。該FM解調變裝置包括：輸入端子2301；輸出端子2302；相位頻率檢測器302；充電泵304；具有OS電晶體320及電容器322的迴路濾波器306；電壓控制振盪器308；以及分頻器310(通常，分頻率為1)。注意，不一定需要設置分頻器310。
    在圖24A的結構的FM解調變裝置中，對輸入端子2301輸入FM解調變信號，從迴路濾波器306輸出的信號作為FM解調變信號(將FM解調變信號轉換為對應於頻率的變化的信號而解調變的信號)輸出。由於在FM解調變裝置被鎖定的狀態下電壓控制振盪器308的輸出與從輸入端子2301輸入的FM解調變信號同步，所以對應於其頻率的變化的電壓信號從輸出端子2302輸出。
    藉由將上述實施例所說明的鎖相迴路應用於FM解調變裝置，可以縮短在從待命狀態回復之後直到能夠進行FM解調變的時間，其結果是，可以降低耗電量。
    圖24B是將上述實施例所說明的在迴路濾波器306中具有OS電晶體320的鎖相迴路應用於電動機控制裝置的情況的方塊圖的一個例子。該電動機控制裝置包括：輸入端子2311；相位頻率檢測器302；充電泵304；具有OS電晶體320及電容器322的迴路濾波器306；分頻器310；驅動電路2312；電動機2313；以及光學編碼器2314。在此，驅動電路2312、電動機2313以及光學編碼器2314具有相當於電壓控制振盪器308的功能。
    從輸入端子2311輸入的標準週期信號輸入到相位頻率檢測器302，對該信號與從分頻器310輸出的信號進行相位差比較，從相位頻率檢測器302輸出相位差信號，藉由充電泵304及迴路濾波器306將相位差信號轉換為電壓信號而輸入到驅動電路2312，驅動電路2312根據被輸入的電壓信號輸出用來決定電動機2313的旋轉數的信號。此外，由光學編碼器2314檢測出電動機2313的旋轉數，對應於旋轉數的週期信號從光學編碼器2314輸出，在藉由分頻器310被分頻之後輸入到相位頻率檢測器302。換言之，上述電路根據從輸入端子2311輸入的標準週期信號的頻率可以準確地控制電動機的旋轉數。
    藉由將上述實施例所說明的鎖相迴路應用於電動機控制裝置，可以縮短在從待命狀態回復之後直到電動機的旋轉數穩定為止的時間。其結果是，可以降低耗電量。
    100‧‧‧鎖相迴路
    102‧‧‧相位頻率檢測器
    104‧‧‧充電泵
    106‧‧‧迴路濾波器
    108‧‧‧電壓控制振盪器
    110‧‧‧分頻器
    122‧‧‧電容器
    300‧‧‧鎖相迴路
    301‧‧‧輸入端子
    302‧‧‧相位頻率檢測器
    304‧‧‧充電泵
    306‧‧‧迴路濾波器
    308‧‧‧電壓控制振盪器
    309‧‧‧輸出端子
    310‧‧‧分頻器
    320‧‧‧電晶體
    322‧‧‧電容器
    401‧‧‧期間
    402‧‧‧期間
    403‧‧‧期間
    500‧‧‧基板
    502‧‧‧基底絕緣層
    504‧‧‧保護絕緣層
    506‧‧‧氧化物半導體層
    506a‧‧‧高電阻區
    506b‧‧‧低電阻區
    508‧‧‧絕緣層
    509‧‧‧閘極絕緣層
    510‧‧‧閘極電極
    512‧‧‧側壁絕緣層
    514‧‧‧一對電極
    516‧‧‧層間絕緣層
    518‧‧‧佈線
    520‧‧‧雜質元素
    1201‧‧‧基底絕緣層
    1202‧‧‧保護絕緣層
    1203a‧‧‧半導體區
    1203b‧‧‧半導體區
    1203c‧‧‧半導體區
    1204‧‧‧閘極絕緣層
    1205‧‧‧閘極電極
    1206a‧‧‧側壁絕緣層
    1206b‧‧‧側壁絕緣層
    1207‧‧‧絕緣層
    1208a‧‧‧源極電極
    1208b‧‧‧汲極電極
    2301‧‧‧輸入端子
    2302‧‧‧輸出端子
    2311‧‧‧輸入端子
    2312‧‧‧驅動電路
    2313‧‧‧電動機
    2314‧‧‧光學編碼器
    在圖式中：圖1是說明有關本發明的一個實施例的鎖相迴路的電路結構的圖；圖2A和圖2B是電壓信號的穩定性與反應特性之間的關係的概念圖；圖3是說明鎖相迴路的電路結構例的圖形；圖4A1、圖4A2、圖4B1及圖4B2是說明有關本發明的一個實施例的鎖相迴路和一般的鎖相迴路的電壓信號的變動的不同的圖；圖5A和圖5B是有關本發明的一個實施例的OS電晶體的俯視圖及剖面圖；圖6A至圖6E是說明有關本發明的一個實施例的OS電晶體的製造方法的圖形；圖7A至圖7C是說明有關本發明的一個實施例的OS電晶體的製造方法的圖形；圖8是說明藉由計算獲得的遷移率的閘極電壓依賴性的圖形；圖9A至圖9C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖形；圖10A至圖10C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖形；圖11A至圖11C是說明藉由計算獲得的汲極電流和遷移率的閘極電壓依賴性的圖形；圖12A和圖12B是說明用於計算的電晶體的剖面結構的圖形；圖13A至圖13C是將以In、Sn及Zn為主要成分的氧化物半導體膜用於半導體層的電晶體的特性圖；圖14A和圖14B是將以In、Sn及Zn為主要成分的氧化物半導體膜用於半導體層的電晶體的特性圖；圖15A和圖15B是將以In、Sn及Zn為主要成分的氧化物半導體膜用於半導體層的電晶體的特性圖；圖16是以In、Sn及Zn為主要成分的氧化物半導體膜的XRD光譜圖；圖17是示出將以In、Sn及Zn為主要成分的氧化物半導體膜使用於半導體層的電晶體的關斷狀態電流與測量時的基板溫度(絕對溫度)的倒數的關係的圖形；圖18是在形成氧化物半導體膜之後進行650℃的加熱處理的樣品的電晶體中的基板溫度與電特性的關係圖；圖19A和圖19B是在形成氧化物半導體膜之後進行650℃的加熱處理的樣品的電晶體中的基板溫度與電特性的關係圖形；圖20A至圖20E是說明氧化物材料的結構的圖形；圖21A至圖21C是說明氧化物材料的結構的圖形；圖22A至圖22C是說明氧化物材料的結構的圖形；圖23A和圖23B是說明氧化物材料的結晶結構的圖形；圖24A和圖24B是具備本發明的一個實施例所記載的鎖相迴路的半導體裝置的圖形。
    300‧‧‧鎖相迴路
    301‧‧‧輸入端子
    302‧‧‧相位頻率檢測器
    304‧‧‧充電泵
    306‧‧‧迴路濾波器
    308‧‧‧電壓控制振盪器
    309‧‧‧輸出端子
    310‧‧‧分頻器
    320‧‧‧電晶體
    322‧‧‧電容器
    权利要求:
    Claims (21)
    [1] 一種包括具有電晶體及電連接於該電晶體的電容器的迴路濾波器的鎖相迴路，其中，該電晶體的通道形成區包含氧化物半導體材料，其中，該電容器係組構成保持電位於當該電晶體係處於關斷狀態時，並且其中，將該電位輸入到該迴路濾波器。
    [2] 根據申請專利範圍第1項之鎖相迴路，其中，該氧化物半導體材料包含選自In、Ga、Sn及Zn中的其中一種以上的元素。
    [3] 根據申請專利範圍第1項之鎖相迴路，其中，該電晶體包括：在基板之上的第一絕緣層；在該第一絕緣層之上的第二絕緣層；在該第一絕緣層及該第二絕緣層之上的氧化物半導體層，該氧化物半導體層包括該通道形成區；在該氧化物半導體層之上的閘極絕緣層；隔著該閘極絕緣層而在該氧化物半導體層之上的閘極電極；以及隔著該氧化物半導體層而在該第一絕緣層之上的一對電極，其中，該第二絕緣層與該氧化物半導體層的端部重疊並與該對電極相接觸。
    [4] 根據申請專利範圍第3項之鎖相迴路，其中，該氧化物半導體層包含選自In、Ga、Sn及Zn中的其中一種以上的元素。
    [5] 根據申請專利範圍第3項之鎖相迴路，其中，該氧化物半導體層包括第一區及圍繞該第一區的第二區，其中，該第一區與該閘極電極重疊，並且其中，該第一區的電阻比該第二區的電阻更高。
    [6] 一種包括根據申請專利範圍第1項之鎖相迴路的半導體裝置。
    [7] 一種包括鎖相迴路的半導體裝置，該鎖相迴路包括具有電晶體及電連接於該電晶體的電容器的迴路濾波器，其中，該電晶體的通道形成區包含氧化物半導體材料，其中，該鎖相迴路被組構成變為待命狀態(stand-by state)於該電晶體被關斷之後，並且其中，該鎖相迴路被組構成從該待命狀態回復於該電晶體被開通之後。
    [8] 根據申請專利範圍第7項之半導體裝置，其中，該氧化物半導體材料包含選自In、Ga、Sn及Zn中的其中一種以上的元素。
    [9] 根據申請專利範圍第7項之半導體裝置，其中，該電晶體包括：在基板之上的第一絕緣層；在該第一絕緣層之上的第二絕緣層；在該第一絕緣層及該第二絕緣層之上的氧化物半導體層，該氧化物半導體層包括該通道形成區；在該氧化物半導體層之上的閘極絕緣層；隔著該閘極絕緣層而在該氧化物半導體層之上的閘極電極；以及隔著該氧化物半導體層而在該第一絕緣層之上的一對電極，其中，該第二絕緣層與該氧化物半導體層的端部重疊並與該一對電極相接觸。
    [10] 根據申請專利範圍第9項之半導體裝置，其中，該氧化物半導體層包含選自In、Ga、Sn及Zn中的其中一種以上的元素。
    [11] 根據申請專利範圍第9項之半導體裝置，其中，該氧化物半導體層包括第一區及圍繞該第一區的第二區，其中，該第一區與該閘極電極重疊，並且其中，該第一區的電阻比該第二區的電阻更高。
    [12] 一種包括鎖相迴路的半導體裝置，包括：相位頻率檢測器，被組構成接收第一週期信號及第二週期信號，並被組構成輸出對應於該第一週期信號與該第二週期信號之間的相位差的第三週期信號；充電泵，被組構成接收該第三週期信號，並被組構成輸出對應於該第三週期信號的第一類比信號；迴路濾波器，被組構成接收該第一類比信號，並被組構成輸出對應於該第一類比信號的第二類比信號；以及電壓控制振盪器，被組構成接收該第二類比信號，並被組構成輸出對應於該第二類比信號的第四週期信號，其中，該迴路濾波器包括電晶體及電容器，其中，該電晶體的通道形成區包含氧化物半導體材料，其中，該電晶體的源極電極和汲極電極中的一者與該充電泵及該電壓控制振盪器電連接，其中，該電晶體的該源極電極和該汲極電極中的另一者與該電容器電連接，其中，該鎖相迴路被組構成變為待命狀態於該電晶體被關斷之後，並且其中，該鎖相迴路被組構成從該待命狀態回復於該電晶體被開通之後。
    [13] 根據申請專利範圍第12項之半導體裝置，還包括分頻器，被組構成接收該第四週期信號，並被組構成輸出對應於該第四週期信號的該第一週期信號。
    [14] 根據申請專利範圍第12項之半導體裝置，其中，該氧化物半導體材料包含選自In、Ga、Sn及Zn中的其中一種以上的元素。
    [15] 根據申請專利範圍第12項之半導體裝置，其中，該第一週期信號係藉由對該第四週期信號進行分頻來予以形成。
    [16] 根據申請專利範圍第12項之半導體裝置，其中，該第二類比信號係藉由使該第一類比信號平滑化來予以形成。
    [17] 根據申請專利範圍第12項之半導體裝置，其中，該電壓控制振盪器被組構成輸出該第四週期信號至輸出端子。
    [18] 根據申請專利範圍第12項之半導體裝置，其中，該迴路濾波器被組構成輸出該第二類比信號至輸出端子。
    [19] 根據申請專利範圍第12項之半導體裝置，其中，該電晶體包括：在基板之上的第一絕緣層；在該第一絕緣層之上的第二絕緣層；在該第一絕緣層及該第二絕緣層之上的氧化物半導體層，該氧化物半導體層包括該通道形成區；在該氧化物半導體層之上的閘極絕緣層；隔著該閘極絕緣層而在該氧化物半導體層之上的閘極電極；以及隔著該氧化物半導體層而在該第一絕緣層之上的一對電極，其中，該第二絕緣層與該氧化物半導體層的端部重疊並與該對電極相接觸。
    [20] 根據申請專利範圍第19項之半導體裝置，其中，該氧化物半導體層包含選自In、Ga、Sn及Zn中的其中一種以上的元素。
    [21] 根據申請專利範圍第19項之半導體裝置，其中，該氧化物半導體層包括第一區及圍繞該第一區的第二區，其中，該第一區與該閘極電極重疊，並且其中，該第一區的電阻比該第二區的電阻更高。
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    JP2011-113497||2011-05-20||
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